Informations
Cette page signale divers documents pertinents à la matière
du cours et à la réalisation du projet.
Rappel sur la théorie
de l'échantillonnage
échantillonnage idéal
échantillonnage avec temps d'ouverture non instantané
Ce que nous dit la théorie
de l'information sur la stratégie d'échantillonnage
Architecture des circuits
de mémoire
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organisation matricielle Une question importante
dans le dessin des circuits de mémoire touche à la minimisation
de la surface du substrat microélectronique nécessaire pour
la sélection des adresses et l'acheminement des données.
On privilégie typiquement une approche où la mémoire
est organisée comme une matrice. On utilise un empilement de telles
couches afin d'accomoder des largeurs de mots binaires de n bits.
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mémoire MOS statique La figure montre une
colonne de l'organisation matricielle illustré ci-dessus. On remarque
que la cellule élémentaire est constituée d'une bascule
comprenant 2 transistors MOS bouclés l'un sur l'autre par du feed-back
positif. Deux autres transistors MOS jouent le role de commutateurs permettant
d'accéder sélectivement à cette bascule. Ces deux
interrupteurs sont activés par la sélection de l'adresse
"rangées", après que celle-ci a été décodée
par un circuit approprié. Cette mémoire fontionne en 2 modes
distincts. Dans le mode écriture la donnée à
mémoriser, et son complément, sont appliqués à
la bascule, en passant par les 2 bus verticaux. Dans le mode de lecture
l'état de la bascule sélectionnée est acheminé
par la ligne gauche du bus, et devient disponible à la sortie (après
avoir été isolé par un circuit-tampon (non montré
ici).
-
mémoire MOS dynamique L'organisation générale
d'une mémoire dynamique est semblable à la précédente,
mais ici c'est la charge mémorisée sur une (petite) capacité
qui tient lieu de mémoire. Cette capacité est montrée
en ligne pointillée au centre de la figure. Ce circuit fonctionne
selon 3 modes différents. En mode écriture, la donnée
apparait comme un signal qui charge ou décharge cette capacité,
à travers un transistor MOS relié au bus vertical et sélectionné
par le décodeur d'adresse, comme dans le cas précédent.
En mode lecture, l'état de la charge de cette capacité
est observé via l'interrupteur du bus à droite. Etant donné
la dissipation continue de la charge stockée dans la capacité,
il est nécessaire de rafraîchir périodiquement son
niveau. Cette opération de rafraîchissement s'effectue
en lisant la valeur de la tension et en la réappliquant au moyen
du circuit de réaction illustré au bas de la figure. Il s'agit
en fait d'un cycle similaire à la lecture, mais comme les données
n'ont pas à sortir du circuit intégré, toutes les
colonnes peuvent être rafraîchies simultanément. La
période ne peut dépasser quelques millisecondes sans mettre
en danger l'intégrité des données. Par un choix judicieux
de synchonisation, le coût de cette opération n'est que de
quelques pourcents du cycle total d'utilisation. La cellule de base étant
nettement plus simple et plus compacte que celle de la mémoire statique,
c'est ce genre de circuit qui est de loin le plus utilisé dans les
mémoires vives des ordinateurs. On réserve typiquement les
mémoires statiques à des situations critiques, comme les
caches par exemple.
